ABSTRACT -- Computation intensive DSP applications usually require parallel/pipelined processors in order to meet specific timing requirements. Data hazards are a major obstacle against the high performance of pipelined systems. This paper presents a novel efficient loop scheduling algorithm that reduces data hazards for such DSP applications. This algorithm has been embedded in a tool, called SHARP, which schedules a pipelined data flow graph to multiple pipelined units while hiding the underlying data hazards and minimizing the execution time. This paper reports significant improvement for some well-known benchmarks showing the efficiency of the scheduling algorithm and the flexibility of the simulation tool.

บทคัดย่อ -- งานประยุกต์ทางด้านดิจิตอลซิกแนลโปรเซสซิ่งที่ต้องการความสามารถในการคำนวณสูงมักจะต้องการหน่วยประมวลผลแบบขนานที่มีการซ้อมลำดับของการคำนวณ ของโปรแกรม (parallel/pipelined processors) เข้ามาช่วยในการคำนวณเพื่อที่จะ ทำให้ได้ผลลัพท์ทันเวลาที่ต้องการ แต่อย่างไรก็ตามหน่วยประมวลผลแบบขนานเหล่านี้มักจะมีจุดอ่อนอยู่ที่ความจำเป็นที่ต้องรอขอ้มูลซึ่งยังไม่ถูกคำนวณ (data hazards) ที่ทำให้การซ้อนลำดับของการคำนวณของโปรแกรมไม่ได้ช่วยการคำนวณให้เร็วขึ้น บทความนี้นำเสนอวิธีการช่วย ลดความจำเป็นที่ต้องรอข้อมูลซึ่งยังไม่ถูกคำนวณในงานประยุกต์ทาง ด้านดิจิตอลซิกแนลโปรเซสซิ่งนี้โดยนำเอาหลักการที่ชื่อว่าลูปไพพ์ไลน์นิ่งเข้ามาช่วย

REPRINT --- with the permission from Kwuwer Academic Publishers in the journal of VLSI signal processing, special issue on future directions in the design and implementation of DSP systems, Vol 18, 1998, pp 111-123